cmos反相器,CMOS反相器输出为低电平时,其等效结构

为什么CMOS 反相器P晶体管的纵横比低于N晶体管的大pmos迁移率。“afactionaldi Viderlessphaselocked loop with subsampling phase detector，cmos反相器Delay time与8-8位DAC和9位电容阵列一起控制输出脉冲的形状，输出信号的时钟沿延迟一般通过改变反相器的电流和输出电容来改变。

pmos迁移率低。CMOS 反相器P管的长宽比之所以比N管大，是和载流子有关。p管是空穴导电，N管是电子导电，电子的迁移率大于空穴。在相同电场下，N管的电流大于P管的电流。所以需要增加P管的宽长比，使其对称，使两管的上升时间和下降时间相等，高低电平的噪声容限相同。CMOS 反相器具有以下特点:(1)静态功耗极低。

(2)抗干扰能力强。由于其阈值电平约为0.5VDD，输入信号变化时跃迁突变，因此低电平噪声容限和高电平噪声容限大致相等，抗干扰能力随电源电压的升高而增强。(3)电能利用率高。VOHVDD，同时由于阈值电压随着VDD的变化而变化，所以它允许的VDD范围很大，一般为 3 ~ 3~ 18V。(4)输入阻抗高，负载能力强。

电容上的电压不能突然变化。电位较高的一端因为反相器而转为低电位，另一端为负电位。因为当你的输入端从高电平降到Vth阈值电压时，输出端从Vdd跳到低电平(如果低电平为0)，输出端就是VddVdd，由于电容电压不能改变，输入端也变成了VthVdd。

8bitDAC和9bit电容阵列控制输出脉冲的形状，一般通过改变反相器的电流和输出电容来改变输出信号的时钟沿延迟。参考文献:张文伟、黄平、张。Lee，“带欠采样鉴相器的非洲数字视频锁相环”，

第49卷第12期第29642975页2014 . 12 . DOI:10.1109/jssc . 2014 .因此，想详细了解一下反相器 output信号的延时产生机制，重新整理一下作为个人笔记。如下图所示，反相器的传输延迟是由NMOS和PMOS的等效电阻对负载电容CloadC_{load}Cload(一般称为下一个输入电容)充放电所用的时间决定的。